新思科技 (Synopsys) 宣布与台积电合作开发人工智能驱动的设计流程，并致力于为台积电 N3/N3P 和 N2 工艺技术开发 IP 产品组合，以及共同优化的硅光子 IC 集成流程。
该公司表示，台积电 N3P 和 N2 工艺技术的可量产数字和模拟设计流程已部署在一系列人工智能、高性能计算和移动设计中。AI驱动的模拟设计迁移流程可以实现从一个工艺节点到另一个工艺节点的快速迁移。新流程可用于 TSMC N5 到 N3E 迁移，添加到 Synopsys 为 TSMC N4P 到 N3E 和 N3E 到 N2 工艺建立的流程。
此外，设计团队还可以使用可互操作工艺设计套件 (iPDK) 和 Synopsys IC Validator 物理验证运行集，将设计高效地过渡到台积电先进工艺技术。Synopsys IC Validator 支持全芯片物理签核，以处理日益复杂的物理验证规则。Synopsys IC Validator 现已获得 TSMC N2 和 N3P 工艺技术认证。
在公告中，Synopsys 还解决了采用光子 IC 的多芯片设计的数据传输问题。人工智能训练的大量数据处理需要低延迟、高能效和高带宽互连，推动了光收发器和使用硅光子技术的近封装/共封装光学器件的采用。在与台积电的合作中，两家公司正在为台积电的紧凑型通用光子引擎(COUPE)技术开发端到端多芯片电子和光子流解决方案，以增强系统性能和功能。该流程涵盖使用 Synopsys OptoCompiler 进行光子 IC 设计，以及利用 Synopsys 3DIC Compiler 和 Ansys 多物理场分析技术与电气 IC 集成。
新思科技还表示，它正在为台积电 N2 和 N2P 工艺技术开发广泛的基础和接口 IP 产品组合，以实现复杂人工智能、高性能计算和移动 SoC 更快的硅片成功。N2 和 N2P 上的高质量 PHY IP，包括 UCIe、HBM4/3e、3DIO、PCIe 7.x/6.x、MIPI C/D-PHY 和 M-PHY、USB、DDR5 MR-DIMM 和 LPDDR6/5x ，使设计人员能够受益于台积电最先进工艺节点的 PPA 改进。此外，Synopsys表示，它为台积电N3P提供经过硅验证的基础和接口IP组合，包括224G以太网、UCIe、MIPI C/D-PHY和M-PHY、USB/DisplayPort和eUSB2、LPDDR5x、DDR5和PCIe 6 .x，DDR5 MR-DIMM 正在开发中。用于先进 TSMC 工艺的 Synopsys IP 已被数十家领先公司采用，以加快其开发速度。
Synopsys EDA 部门战略和产品管理副总裁 Sanjay Bali 在评论与 TSMC 的新合作时表示：“Synopsys 的生产就绪型 EDA 流程以及光子学与我们的 3DIC 编译器的集成取得了进步，该编译器支持 3Dblox标准与广泛的 IP 产品组合相结合，使 Synopsys 和 TSMC 能够帮助设计人员在 TSMC 先进工艺上实现芯片设计的新水平创新。我们与台积电数十年来的合作建立了深厚的信任，为业界提供了任务关键型 EDA 和 IP 解决方案，通过更快地从节点迁移到节点，提供令人信服的结果质量和生产力提升。”
台积电设计基础设施管理部门负责人 Dan Kochpatcharin 补充道：“我们与 Synopsys 等开放式创新平台 (OIP) 生态系统合作伙伴密切合作，使客户能够满足最具挑战性的设计要求，所有这些都处于埃级创新的前沿。设备到复杂的多芯片系统，涵盖一系列高性能计算设计。台积电和新思科技将共同帮助工程团队在台积电最先进的工艺节点上创建下一代差异化设计，并更快地获得结果。”
