JEDEC固态技术协会于7月18日宣布，下一版本的高带宽存储器（HBM）DRAM标准即将完成。据业内人士透露，这一公告为今年年底发布HBM4标准规范奠定了基础。新标准预计将对半导体行业的竞争格局产生重大影响，特别是在人工智能（AI）和高性能计算领域。
SK海力士是HBM市场的领军企业，最近将HBM4的量产计划提前了约一年，目标是在2025年投产。该公司还将于本月底开始供应其第五代HBM产品HBM3E，这标志着该产品的全球首次大规模生产。SK海力士与台湾台积电的合作旨在增强其在HBM4生产和先进封装技术方面的能力。
另一家主要竞争对手三星电子在“三星铸造论坛”上概述了其从HBM4开始开发客户特定产品的计划。该公司提出了一项“人工智能解决方案”战略，提供包括HBM DRAM、代工厂服务和先进封装在内的全面解决方案，以满足客户的特定需求。
下一代HBM4标准将引入几项关键变化，包括将HBM3E的最大层数从12层增加到16层。这一变化有望提高内存容量和性能，但也带来了重大的制造挑战。HBM堆叠的高度是JEDEC成员公司之间争论的一个主要问题，目前正在讨论将目前的最大高度从720μm放宽到775μm，以适应增加的层数。
JEDEC的一位代表表示：“HBM DRAM标准的下一个版本即将完成。”一位业内人士补充道：“随着JEDEC最近的公告，HBM4的标准规范预计最迟将于今年年底发布。”
随着HBM4的推出，HBM市场的主导地位竞争预计将加剧。SK海力士目前以HBM3和HBM3E产品引领市场，将面临来自三星电子等竞争对手的更大压力。向针对特定客户需求量身定制的内存解决方案的转变是一个日益增长的趋势，特别是在人工智能和其他高级计算应用的背景下。
JEDEC标准是通过成员公司之间的共识制定的，其中包括主要的半导体制造商及其客户。这一过程可能涉及重大的谈判和妥协，特别是在涉及HBM堆叠高度等技术规范时。
随着半导体行业的不断发展，HBM技术的进步预计将在推动人工智能和高性能计算的下一波创新中发挥至关重要的作用。即将发布的HBM4标准可能会为速度、效率和容量设定新的基准，进一步推动这些尖端领域的发展。
